近日，华为董事、半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv发布了《面向多层级电子系统的时间缩微理论》（业内称“韬（τ）定律”）的V2版本。新版关于半导体产业发展新原则的论证备受关注。

相较于5月发布的V1版本，新版论文在保留原有理论框架的基础上，增加了大量工程实施细节、实测数据以及产品演进路线，进一步证明了“韬（τ）定律”的可行性。发布后，论文的点击量迅速超过27万次，下载量超过5.5万次。

从投资机遇的角度来看，机构研究指出，电子设计自动化（EDA）工具链在逻辑折叠推广中至关重要。同时，先进封装、晶圆和测试设备等环节的厂商也有望在此过程中获益。WhatsApp网页版

“韬（τ）定律”提出用“时间（τ）缩微”替代“几何缩微”，作为半导体与电子系统演进的新指导原则。通过逻辑折叠等创新技术，新理论希望持续减少信号传播延迟，不断提升晶体管密度。在最新的V2版论文中，与2025年麒麟9030 Pro芯片的传统平面设计相比，麒麟2026芯片采用逻辑折叠技术，使晶体管密度从155MTr/mm²提升至238MTr/mm²。

此外，麒麟2026在主频上较上代芯片提升了13%至3.1GHz，且在相同性能目标下其供电电压由1.1V降低至0.9V，归一化功耗下降至0.59，即功耗降低41%。

何庭波在接受采访时表示，基于“韬（τ）定律”，芯片的演进可以实现加速。他透露华为将在今秋发布新的麒麟手机芯片，这是第一个完整的“韬芯片”。

论文预测，未来十年逻辑折叠将从关键路径演进为全面的多层级折叠，每个封装将集成多层有源元件。预计到2035年，晶体管密度将迈向400MTr/mm²及更高水平，芯片的CPU核心频率也将显著提升，甚至有望突破4GHz。

“韬（τ）定律”也为AI领域提供了新路径。V2版论文阐述了如何通过系统架构、Hi-ONE光互连和3D折叠实现AI数据中心的τ缩放，何庭波预测到2030年，昇腾990将把逻辑折叠引入AI加速器领域。

浙商证券的研究报告表明，华为“韬（τ）定律”的核心价值在于通过系统性架构创新，而不仅仅依赖于制程微缩，满足了AI算力的高能效和高算力密度的需求。后续关注点包括华为如何实践这些理论，以及市场对此的反应。

文章来源：https://finance.sina.com.cn/roll/2026-07-06/doc-inifvkki1790380.shtml